Resumen

LINARES ARANDA, Mónico  y  AGUIRRE HERNANDEZ, Mariano. Nuevos sumadores de alto desempeño utilizando una estructura lógica alternativa. Comp. y Sist. [online]. 2011, vol.14, n.3, pp.213-223. ISSN 2007-9737.

En este artículo se presentan dos nuevos sumadores de 1-bit de alta velocidad y bajo consumo de potencia, utilizando en su diseño una estructura lógica alternativa y los estilos lógicos de circuitos DPL y SR-CPL. Los nuevos sumadores fueron comparados con diversos sumadores recientemente publicados en la literatura considerando el producto potencia-retardo, principal figura de mérito de circuitos aritméticos. Con el fin de validar los resultados obtenidos de simulación, uno de los sumadores fue aplicado al diseño y fabricación de un multiplicador en "pipeline" de 8-bits utilizando la tecnología CMOS de 0.35µm. Los resultados experimentales obtenidos mostraron un desempeño superior.

Palabras llave : Sumador completo; Baja potencia; Multiplicador; Pipeline.