Instrumentación

A noise tolerant technique for submicron dynamic digital circuits

F. Mendoza–Hernándezª y M. Linares–Aranda^b

ª Intel GDC, Guadalajara, Jal, México, e–mail: fernando.mendoza.hernandez@intel.com

^b Depto. de Electrónica, Instituto Nacional de Astrofísica, Óptica y Electrónica–INAOE, PO. Box 51, Puebla, Pue., 72000, México, e–mail: mlinares@inaoep.mx

Recibido el 1 de septiembre de 2006
Aceptado el 31 de octubre de 2006

Abstract

Signal integrity issues are a main concern in high performance circuits due to technological advancement. The smaller size of the CMOS transistors together with the increasing use of dynamic logic has brought signal integrity issues to the forefront. Hence it is necessary to develop noise–tolerant circuit techniques that will tolerate noise effects with slight performance penalties. In this paper a new noise tolerant dynamic digital circuit technique is proposed and demonstrated. Simulation results for CMOS AND gate show that the proposed technique has an improvement in the ANTE metric of 3.4x over conventional dynamic logic. A one–bit carry look–ahead adder implemented with the proposed technique has been designed and fabricated using an AMS 0.35 μm CMOS N–well process. The experimental results show the noise immunity improvements of ANTE by 2.1x over the conventional dynamic circuit.

Keywords: Crosstalk; noise tolerance; CMOS integrated circuits.

Resumen

Los avances de la tecnología de circuitos integrados CMOS de muy alta escala de integración VLSI (Very–Large Scale Integration) han permitido obtener microprocesadores rápidos y de bajo consumo de potencia aplicables a sistemas portátiles, inalámbricos y multimedia. La obtención de estos microprocesadores ha sido posible gracias al escalamiento de las dimensiones de los transistores y de sus interconexiones. Sin embargo, cuando los circuitos integrados se reducen (escalan), el ruido de acoplamiento entre las interconexiones degrada el desempeño de los sistemas. Debido a esto, es necesario desarrollar técnicas de tolerancia a ruido que reduzcan los efectos del ruido con mínima degradación de desempeño de los circuitos y sistemas. En este artículo se propone una nueva técnica de tolerancia al ruido de acoplamiento. Los resultados muestran que esta técnica mejora la robustez de los circuitos comparada con la obtenida con otras técnicas recientemente publicadas y consideradas de alta tolerancia al ruido de acoplamiento. La efectividad de la técnica propuesta es verificada mediante resultados experimentales obtenidos de un circuito sumador completo diseñado y fabricado utilizando una tecnología CMOS AMS de 0.35 μm.

Descriptores: Ruido de acoplamiento; tolerancia a ruido; circuitos integrados CMOS.

PACS: 07.50.Hp; 85.40.–e; 85.40.Ry

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Acknowledgments

This work has been partially supported by the Consejo Nacional de Ciencia y Tecnología (CONACyT, México) under grant No. 51511–Y.

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